Rangkaian Logika Sekuensial
Rangkaian Logika Sekuensial adalah rangkaian logika kombinasional dengan unit memori. Sirkuit ini tidak sepenuhnya bergantung pada status masukan untuk menghasilkan keluaran. Ini adalah rangkaian logika bi-state, yang berarti rangkaian ini dapat mempertahankan keluaran secara konstan pada nilai tinggi '1' atau rendah '0' bahkan jika masukan berubah seiring waktu. Keadaan keluaran hanya dapat diubah melalui penerapan pulsa pemicu pada rangkaian sekuensial.
Representasi dasar rangkaian sekuensial ditunjukkan di bawah ini:
Klasifikasi Rangkaian Sekuensial
Rangkaian sekuensial dibagi berdasarkan status pemicunya, seperti yang disebutkan di bawah ini:
- Rangkaian Sekuensial Berbasis Peristiwa
Mereka termasuk dalam keluarga rangkaian logika sekuensial asinkron. Mereka tidak memiliki jam dan dapat langsung beroperasi saat menerima masukan. Outputnya segera berubah dengan kombinasi input. - Rangkaian Sekuensial Berbasis Jam
Mereka termasuk dalam keluarga rangkaian logika sekuensial sinkron. Sirkuit sekuensial ini digerakkan oleh jam. Artinya, mereka memerlukan sinyal clock untuk beroperasi dengan kombinasi input dan menghasilkan output. - Rangkaian Sekuensial Berpenggerak Pulsa
Sirkuit sekuensial ini dapat berupa penggerak jam atau tanpa jam. Faktanya, mereka menggabungkan properti dari rangkaian sekuensial yang digerakkan oleh peristiwa & jam.
Istilah 'sinkron' berarti bahwa sinyal clock dapat mengubah keadaan rangkaian sekuensial tanpa menerapkan sinyal eksternal apa pun. Sedangkan pada rangkaian asinkron, diperlukan sinyal input eksternal untuk mereset rangkaian.
Istilah 'siklus' berarti bahwa sebagian keluaran diumpankan kembali ke masukan sebagai jalur umpan balik. Namun, 'non-siklik' adalah kebalikan dari siklik, yang menyatakan tidak ada jalur umpan balik di rangkaian sekuensial.
Contoh Rangkaian Sekuensial – Kait & Sandal Jepit
Baik kait maupun sandal jepit merupakan rangkaian berurutan, dengan perbedaan tertentu dalam prinsip pengoperasiannya. Latch tidak menyertakan sinyal clock untuk status pemicuan, sedangkan flip-flop memerlukan pemicuan clock seperti yang ditunjukkan pada gambar di bawah ini:
Gambar di atas menunjukkan kait SR dan flip-flop SR. Pulsa clock ditunjukkan pada kasus flip-flop di atas.
SR Flip-Flop
Flip-flop SR sama seperti kait SR, dengan fungsi jam tambahan. Clock trigger berfungsi mengatur flip-flop pada kondisi on, dan flip-flop berperilaku mati jika tidak ada pulsa clock.
Diagram blok SR Flip Flop ditunjukkan di bawah ini:
Diagram Sirkuit
Sandal jepit SR pada dasarnya terdiri dari gerbang NAND, seperti kait SR. Namun, input jam ditunjukkan antara dua gerbang NAND pertama untuk menunjukkan pemicuan jam seperti yang ditunjukkan di bawah ini:
Meja kebenaran
Tabel kebenaran yang terdiri dari keempat kemungkinan kombinasi masukan pada terminal S & R bersama dengan dua keadaan keluaran, Q & ditabulasikan di bawah ini:
Input jam selalu dijaga pada E=1 untuk mengaktifkan pengoperasian flip-flop SR. Keempat kombinasi input dan output dibahas di bawah ini:
1: Ketika S=0, R=1 (Set):
Output Q mencapai keadaan tinggi ketika S=0 & R=1
2: Saat S=1, R=0 (Atur Ulang):
Output Q berubah menjadi nol sedangkan output Q'=1 ketika S=1 & R=0.
3: Ketika S=1, R=1 (Tidak Ada Perubahan):
Outputnya tetap pada keadaan sebelumnya seperti yang dipanggil kembali oleh flip flop SR.
4: Ketika S=0, R=0 (Tidak tentu):
Outputnya tidak dapat ditentukan karena kedua inputnya rendah.
Diagram Peralihan
Diagram peralihan flip-flop SR dapat diplot di bawah ini untuk input 'S' & 'R' status tinggi dan rendah dengan output. Diagram peralihan tampak baik-baik saja sampai kedua status masukan berubah menjadi '0' dan keluaran menjadi tidak valid. Setelah keadaan tidak valid, flip-flop SR menjadi tidak stabil sementara satu keluaran mungkin beralih lebih cepat dari yang lain, sehingga menghasilkan perilaku yang tidak dapat ditentukan.
Jenis Flip Flop SR:
Sandal jepit SR dapat dibuat menggunakan gerbang AND, NAND, dan NOR. Detail konfigurasi beserta tabel kebenaran dari masing-masing jenis dibahas di bawah ini.
1- Flip Flop SR Gerbang NAND Positif
Flip-flop gerbang NAND positif menambahkan dua gerbang NAND tambahan pada flip-flop SR dasar. Gerbang NAND positif beralih untuk mengatur dan mengatur ulang keadaan dengan menerapkan input tinggi dan bukan input rendah pada flip-flop SR dasar. Dengan kata lain, masukan '1' pada terminal 'S' akan memberikan keadaan set, sedangkan masukan '1' pada terminal 'R' akan memberikan keadaan reset.
Selain itu, kasus keadaan tidak valid kini muncul ketika kedua masukan tinggi sedangkan kedua masukan nol tidak mengalami perubahan keluaran.
Flip Flop SR Gerbang 2-NOR
Sandal jepit SR juga dapat dibuat menggunakan dua gerbang NOR. Konfigurasi ini bekerja mirip dengan konfigurasi gerbang NAND positif. Status set dan reset dipicu oleh pulsa tinggi atau '1′ bukannya pulsa rendah atau '0' dalam konfigurasi dasar flip-flop SR. Tabel kebenaran menunjukkan status keluaran yang sama dengan flip-flop SR gerbang NAND positif.
Flip Flop SR 3 Jam
Flip flop SR yang memiliki clock mengambil inputnya dari dua gerbang AND. Salah satu masukan pada gerbang AND merupakan sinyal masukan untuk terminal SR flip flop sedangkan masukan kedua berupa clock atau aktifkan. Pulsa jam memainkan peran penting dalam konfigurasi ini. Pulsa jam dapat mengaktifkan atau menonaktifkan dua gerbang NAND tambahan sesuai kebutuhan untuk memberikan kontrol yang lebih baik pada status keluaran. Ketika input pengaktifan 'EN' tinggi, semua fungsi gerbang NAND memberikan output. Ketika input pengaktifan 'EN' rendah, dua gerbang NAND tambahan terputus, dan status sebelumnya dipanggil kembali oleh flip flop SR.
Aplikasi – Ganti Sirkuit Debounce
Sandal jepit SR dipicu oleh tepi dan mereka mengubah statusnya dengan cukup lancar. Mereka dapat menghilangkan pantulan sakelar mekanis. Fenomena memantul terjadi ketika sakelar mekanis eksternal tidak mengoperasikan kontak internal sepenuhnya dan kontak memantul sebelum ditutup atau dibuka. Proses ini menciptakan serangkaian sinyal yang tidak diinginkan yang dapat memicu gerbang logika secara tidak terduga sebelum masukan sebenarnya diterapkan.
Dalam konfigurasi sakelar debounce, kontak sakelar mekanis dihubungkan dengan terminal set dan reset flip flop SR dasar seperti yang ditunjukkan di bawah ini:
Saat sandal jepit SR dipicu oleh tepi, status masukan awal akan diperhitungkan dalam menghasilkan keluaran, terlepas dari fluktuasi masukan selanjutnya. Bahkan jika rangkaian keadaan tutup-buka terjadi karena saklar memantul seperti yang ditunjukkan di bawah ini, keluarannya tetap berupa satu pulsa halus.
Kesimpulan
Rangkaian logika sekuensial berbeda dari rangkaian kombinasional berdasarkan unit memori. Rangkaian logika ini juga bergantung pada status masukan di masa lalu serta status masukan saat ini. Sirkuit ini dapat mempertahankan status keluarannya pada tingkat tinggi atau rendah meskipun masukannya berubah seiring waktu. Contoh paling umum dari rangkaian logika sekuensial adalah sandal jepit SR. Mereka seperti kait SR dengan unit memori tambahan.